任職要求：
（1）電子信息類本科或碩士研究生學歷
（2）精通數字信號處理，扎實的模擬/數字電路基礎
（3）熟練掌握Verilog、VHDL、C語言以及vivado、quartus、modelsim等開發/仿真工具
（4）熟悉AXI、GMII、DDR、LVDS等接口設計，能完成相關算法在FPGA的實現和優化
（5）1年以上或2個以上FPGA項目應用開發經歷
（6）優先考慮有音視頻項目開發經驗或FPGA平臺開發RTP/UDP經驗者。

員工福利:
1. 五天工作制，每周工作5天，每天工作8小時，周末雙休；
2. 社保提供5險和住房公積金；
3. 飯費補貼+交通補貼；
4. 豐厚的項目獎金；
5. 年終獎金,過節費等；
6. 國家法定節日，帶薪年假等；